Circuit intégré de test en technologie de 3 nm

Posted By : Alice Matthews
Circuit intégré de test en technologie de 3 nm

 

imec et Cadence Design Systems ont annoncé que leur collaboration de grande ampleur et de longue date a permis de réaliser avec succès le « tape-out » du premier circuit de test de l'industrie en géométrie de 3 nm.

Dédié à l'amélioration de la conception de circuits intégrés en 3 nm, ce projet a été réalisé en associant des règles de dessin basées sur les technologies de lithographie par rayonnements ultraviolet extrême (EUV) et de photolithographie 193 nm à immersion (193i) d'imec à la solution de synthèse RTL Genus Synthesis et à la plateforme Innovus Implementation System de Cadence.

Le centre imec a utilisé un processeur 64 bits standard pour le circuit de test associé à une bibliothèque de circuits précaractérisés (standard cells) de 3 nm personnalisés et un flot métal TRIM où le pas de routage a été réduit à 21 nm. Ensemble, Cadence et imec ont permis de valider la totalité du flot d'implémentation 3 nm en vue d'innovations de prochaine génération.

Le système d'implémentation physique massivement parallèle Cadence Innovus Implementation permet aux ingénieurs de réaliser des projets de haute qualité en bénéficiant de valeurs PPA (puissance, performance et surface) optimales et en réduisant les délais de mise sur le marché. La solution de synthèse RTL (Register Transfer Level) et physique de nouvelle génération Cadence Genus Synthesis Solution permet de répondre aux exigences du noeud technologique FinFET le plus récent en multipliant la productivité des projets RTL par un facteur 10. 

Pour ce projet, des règles de dessin basées sur les technologies de lithographie par rayonnements dans l'extrme ultra-violet (EUV) et de photolithographie 193 nm à immersion (193i) ont été testées en vue d'obtenir la résolution requise, tout en comparant les valeurs PPA selon deux hypothèses de réalisation de motifs.

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