Potentiel croissant de stockage intégré

20th February 2019
Source: Toshiba
Posted By : Victoria Chercasova
Potentiel croissant de stockage intégré

Alors que les livraisons de produits mobiles, dominées par les smartphones, continuent de représenter une part importante du marché des mémoires non volatiles (NVM pour Non-Volatile Memory en anglais), les fournisseurs et les organismes de normalisation travaillent dur pour s'assurer que les NVM de nouvelle génération répondent bien aux exigences dont elles font l’objet. Les analystes prévoient des taux de croissance annuels composés (TCAC) jusqu'à 10% d'ici 2022, le marché NVM devant atteindre 82 milliards de dollars, et les smartphones devraient contribuer à cette croissance pour au moins un quart.

Alors que les smartphones font partie intégrante de notre vie, et servent à de nombreuses activités allant de la messagerie et l'e-mail, jusqu’aux jeux et à la lecture de vidéos, les architectures mémoire et les interfaces existantes s'avèrent être un goulot d’étranglement, et ont un impact négatif sur l'expérience utilisateur. 

Par exemple, certaines activités qui devraient être indépendantes les unes des autres, comme l'installation d'une mise à jour ou la lecture d'une vidéo, peuvent se gêner mutuellement du fait de limitations de débit et de problèmes de synchronisation des transferts de données entre le processeur et la NVM. Il en résulte des effets secondaires indésirables, comme des gels de vidéo ou des sauts d’audio. 

Dans ce livre blanc, nous examinons les améliorations que la technologie mémoire va apporter, et aussi comment la prochaine génération d'interfaces de mémoire Flash embarquée va contribuer à ces progrès technologiques.

La mémoire NVM se développe

Alors que d'autres applications de semiconducteurs peuvent se tourner vers des nœuds de processus de plus en plus resserrés pour obtenir des composants plus petits, plus rapides et plus performants, le simple fait de parvenir à comprimer un plus grand nombre de composants sur chaque millimètre carré de substrat est une bénédiction pour la mémoire flash. Au cours des 30 années écoulées depuis que Toshiba a inventé la mémoire Flash, la densité de bits a été multipliée par plus de 2.000, grâce à plusieurs innovations progressives et à la mise en œuvre de nouvelles technologies. La réduction d’échelle lithographique a réduit la taille des nœuds de 350 nm à 15 nm, tandis que l’association du passage à des wafers de diamètre supérieur, d’innovations au niveau du conditionnement et d’une automatisation accrue, ont fait baisser les prix, augmenté la capacité de stockage par puce, et permis d'optimiser le volume des boîtiers. On peut dire que l'innovation en matière de mémoire non-volatile a largement contribué au succès des smartphones, à la fois minces et dotés d’un bon rendement énergétique, que nous utilisons tous aujourd'hui.

Dans les mémoires Flash de première génération, chaque cellule mémoire permettait de stocker un seul bit d'information. C'est ce que l'on appelait une architecture SLC (Single Level Cell, ou cellule simple niveau). Afin d'obtenir des densités mémoire plus élevées par unité de surface, les densités ont été doublées pour atteindre deux bits par cellule, on a alors parlé d’architecture MLC (Multi-Level Cell, ou cellule multi-niveaux). Pour ce faire, les données ont été stockées sous la forme de quatre niveaux de tension différents, chaque niveau étant codé et se voyant attribuer les valeurs "00", "01", "10" et "11". Compte tenu de la pression en faveur de densités encore plus élevées, la technologie a progressé pour prendre en charge des cellules TLC (Triple Layer Cell, ou cellule triple niveau) capables de stocker trois bits de données par cellule.

Figure 1 : La mémoire NAND SLC stocke un seul bit par cellule ; en augmentant le nombre de tensions de codagedifférentes stockées par cellule, on peut stocker plusieurs bits par cellule

Comme c'est toujours le cas, de tels gains de performance ne peuvent être obtenus sans compromis. La technologie nécessaire pour écrire différents niveaux de tension et déterminer le niveau correct lors de la lecture entraîne une usure accrue des cellules individuelles et des circuits supplémentaires servant à traiter les erreurs de bits. En retour, la durée de vie, ou le nombre de cycles de lecture/écriture disponibles par cellule, diminue significativement avec le passage de la technologie SLC aux technologie MLC et TLC. Pour certaines applications, ce n'est pas un problème, car le nombre de cycles de lecture/écriture permis par la technologie SLC n’est pas atteint. Pour de nombreuses applications, une fiabilité élevée n'est requise que pour une certaine section du code, comme le bootloader (code d’amorçage). Les mémoires NAND MLC et TLC proposent souvent une option de partitionnement, qui permet à une section de mémoire "haute fiabilité" de fonctionner en mode SLC (appelé pseudo SLC ou pSLC), au détriment de la capacité mémoire, puisque chaque cellule ne va alors stocker qu’un seul bit de données.

La tendance à l’augmentation de capacité mémoire en volume, plutôt qu'en surface, a conduit au développement de structures 3D. Avec la possibilité de développement vertical, il devient moins nécessaire de travailler à la miniaturisation des nœuds. Ainsi, la technologie mémoire Flash NAND 3D BiCS (Bit Column Stacked, ou colonnes de bits empilées) de Toshiba revient à des processus lithographiques plus grossiers, ce qui va à l’encontre du rétrécissement des puces, au profit d'un espacement cellulaire accru, qui réduit le bruit et les interférences entre cellules. La technologie s'éloigne également du silicium polycristallin dopé traditionnel utilisé dans les technologies Flash NAND planaires, au bénéfice d’une couche de nitrure de silicium avec des cellules à piège de charge.

Figure 2 : La structure BiCS NAND utilise une couche de nitrure de silicium avec des cellules à piège de charge

Grâce à la structure à 96 couches, la densité mémoire obtenue fait un bond en avant. Avec plus d'espace entre les cellules, l'endurance en lecture/écriture se voit sensiblement améliorée, les tensions utilisables plus faibles permettent un meilleur rendement énergétique, et les vitesses d'écriture augmentent. A titre de référence, une mémoire NAND 2D typique peut actuellement supporter des vitesses d'écriture séquentielle de 20 à 30 Mo/s. En comparaison, la dernière génération de mémoires 3D BiCS atteint maintenant 30 à 40 Mo/s. Cela se traduit par un débit de données supérieur à 500 Mbits/s.

Ces améliorations sont rendues possibles grâce au nombre d'électrons considérablement plus élevé qui peut être stocké dans une cellule BiCS 3D par rapport à une cellule 2D 15 nm à grille flottante (Figure 3). En conséquence, l'endurance d'une cellule BiCS est généralement supérieure à celle d'une cellule à grille flottante. Une cellule BiCS/TLC typique présente la même endurance qu'une cellule 2D/MLC. Cela ouvre la possibilité de cellules BiCS/QLC (capable de stocker quatre bits par cellule), qui présenteront une endurance comparable à celle de cellules 2D/TLC.

Figure 3 : Comparaison du nombre relatif d'électrons stockés dans une cellule à grille flottante par rapport à une cellule BiCS

En plus des structures 3D utilisées pour le silicium lui-même, la technologie des puces empilées a également permis d’augmenter le volume de stockage dans le boîtier du dispositif. Grâce à un film DAF (Die Attached Film ou film de fixation de puce), des puces de surface décroissante sont empilées les unes sur les autres, leurs plages de contact étant elles-mêmes connectées au lead frame du boîtier par des liaisons de type "wire bonding" (soudage par vibrations haute-fréquence). Le soudage de ces liaisons longues est à la fois délicat et fastidieux, et s’est avéré être un goulot d’étranglement pour la vitesse de transfert des données. 

Une collaboration avec l’organisme japonais NEDO (New Energy and Industrial Technology Development Organization, ou Organisation pour le Développement des énergies nouvelles et des technologies) a permis la mise au point de nouvelles méthodes innovantes de connexion entre les différentes puces. Cette collaboration a abouti à la technologie TSV (Through Silicon Via ou traversées à travers silicium), qui autorise l’empilage de puces de taille identique les unes sur les autres, tout en permettant d’interconnecter les différentes puces mémoire Flash 3D BiCS les unes aux autres, sans avoir recours aux liaisons à fil traditionnelles. Ces liaisons électriques plus courtes et la réduction des composants parasites en résultant ont permis de nouvelles réductions de consommation et une augmentation du débit de transfert des données. La mémoire 3D BiCS à liaisons TSV peut atteindre des vitesses supérieures à 1 Gbits/s, soit environ le double des mémoires MiCS d’origine à liaisons filaires.

Figure 4 : Les liaisons TSV réduisent considérablement les parasites par rapport aux liaisons filaires, ce qui permet d'améliorer encore la vitesse de transfert des données

Tirer parti de vitesses de transfert supérieures

La technologie Flash NAND ayant surmonté les principaux obstacles limitant la croissance de la capacité et de la vitesse de transfert, l'interface avec la mémoire est redevenue le goulot d’étranglement. Historiquement issue de la norme MMC (Multi-Media Card, ou carte multimédia), la norme eMMC embedded MMC, ou MMC embarqué) s'est attachée à proposer un format de mémoire adapté au large éventail de produits électroniques portables grand-public utilisés aujourd'hui.

La norme définit l'interface, le protocole et même le conditionnement de la mémoire Flash, ce qui permet aux fabricants d’électronique de choisir et de passer facilement d'un fournisseur à l'autre, en fonction des besoins du marché et aussi de l'offre et de la demande. L'interface est de type parallèle, à 1, 4 ou 8 bits, plus une broche horloge et une interface de commande bidirectionnelle. Afin de simplifier le logiciel et le matériel du processeur hôte, la spécification définit aussi les fonctionnalités nécessaires à assurer un fonctionnement fiable de la mémoire dans l’appareil hôte au cours du temps. Ces fonctionnalités courantescomprennent la correction d'erreurs (ECC pour Error Correction Code en anglais), le collecte des résidus de stockage (garbage collection en anglais), le nivellement d'usure, et la gestion des blocs défectueux. Cela garantit l'intégrité des données à l'utilisateur, tout en permettant aux développeurs de logiciels embarqués de se concentrer sur l'utilisation de la mémoire, plutôt que sur son entretien.

La norme JEDEC eMMC n’a cessé de se développer pour répondre aux exigences du marché et, indirectement, aux demandes des consommateurs, avec l'introduction de fonctions pour déterminer l'état du support de stockage, prendre en charge les files d'attente et la réorganisation des commandes, et offrir un meilleur contrôle des opérations d’arrière-plan susceptibles d’impacter les opérations de lecture/écriture critiques au niveau temps. Un mode à double débit de données a également permis d’augmenter les vitesses de transfert. Cependant, l'interface parallèle à vitesse de transfert 400 Mo/s, est désormais surclassée par la vitesse de lecture désormais proposée par les mémoires Flash NAND.

Les autres limitations de l'eMMC concernent sa topologie half-duplex, qui lui permet de fonctionner en lecture et en écriture, mais pas simultanément. Dans le monde des applications multi-cœurs et multi-threads d'aujourd'hui, cela peut causer de gros problèmes. Un smartphone typique accède en permanence à la mémoire NVM pour récupérer les données des applications ou lire des vidéos, tout en tentant de mettre à jour des bases de données ou d’enregistrer des photos. Garder la consommation sous contrôle représente aussi un défi, alors que la vitesse des interfaces numériques parallèles ne cesse d’augmenter.

Le partitionnement de la mémoire est un autre domaine d’amélioration. Typiquement, une partition d’amorçage est nécessaire pour préparer le SoC (System on Chip, ou système sur puce) à faire tourner un système d'exploitation de haut niveau. Ceci peut se faire à l’aide d’une partition virtuelle, dans les limites imposées par le système de fichiers. Néanmoins, au niveau matériel, pour plus de fiabilité, il est plus prudent de passer du mode MLC ou TLC, au mode pSLC pour cette partition. Au fil du temps, il peut cependant arriver que, suite à la présence de blocs défectueux ou à un nivellement d'usure, des blocs appartenant à cette partition se trouvent déplacés de la zone pSLC d'endurance supérieure vers une zone MLC ou TLC d'endurance inférieure, annulant ainsi les avantages de la zone sélectionnée pour son endurance supérieure.

La norme eMMC arrivant en fin de vie, le même groupe de travail a élaboré une nouvelle norme capable de surmonter ses limites, actuelles et à venir. Cette norme est l’UFS (Universal Flash Storage, ou stockage Flash universel). L’UFS est parfaitement adapté aux besoins de la mémoire Flash en tant que support de stockage, tout en tirant parti des avantages d'autres interfaces et protocoles de stockage répandus, comme MIPI et SCSI.

Figure 5 : L'interface eMMC est limitée à 400 Mo/s, à comparer à la performance Gigabits de la norme UFS

La première différence évidente est le choix de l'interface physique, qui se traduit aussi par une diminution du nombre de broches. L’UFS utilise les normes MIPI et UniPro pour la couche physique et la couche de liaison. Cela permet de profiter de plusieurs voies d'interfaces série à la fois rapides et présentant un bon rendement énergétique. La norme MIPI M-PHY définit différentes vitesses de transmission, la vitesse 1 correspondant à 1,46 Gbits/s, et la vitesse 4 correspondant à 11,6 Gbits/s. L'interface prend aussi en charge les transferts de données asynchrones et les modes veille à faible consommation.

Le partitionnement est un autre domaine d'amélioration, l'UFS permettant de diviser le support de stockage en plusieurs partitions au niveau du dispositif. Ces partitions peuvent également être configurées pour profiter de la capacité de stockage maximale (mode TLC) ou de l'endurance maximale (mode pSLC). Les données système, telles que le code d’amorçage ou le système d'exploitation, sont alors certaines d'avoir toujours accès à une mémoirehaute-endurance quand l'application en a besoin.

Figure 6 : La norme UFS permet une séparation physique du support de stockage, et garantit ainsi une bonne endurance quand l'application en a besoin

Les partitions peuvent aussi se voir affecter différents niveaux de performance. Par exemple, les fonctions photo et vidéo sont souvent différenciatrices pour les smartphones, il est donc impératif que les photos et les vidéos puissent être stockées en mémoire non-volatile aussi rapidement que possible. Toutes les mises à jour de système d'exploitation, de bases de données ou d’applications peuvent être considérées comme moins prioritaires. Grâce aux partitions priorisées, la capacité de mise en file d'attente intelligente des commandes de l’UFS garantit que les accès mémoire les plus urgents, comme pour l'enregistrement d'une photo, aient la priorité sur certaines opérations moins critiques au niveau temps, comme les mises à jour d’applications.

Figure 7 : L'attribution de priorités aux partitions garantit au stockage des données utilisateur de pouvoir interrompre les mises à jour mémoire de niveau système

Dans de nombreuses applications, les accès au stockage peuvent être classés en deux catégories : séquentiels, comme la lecture de vidéos ou de musique, et aléatoires, comme la navigation sur le web, la commutation entre applications, ou le démarrage et la lecture d’e-mails. On peut donc s'attendre à ce que les systèmes d'exploitation multi-tâches aient besoin d’accès simultanés en lecture et en écriture, qui soient aussi efficaces pour les accès séquentiels, que pour les accès aléatoires aux données. L’UFS prend également en charge cette fonctionnalité, en offrant lefull duplex et la double programmation multi-pages sur plusieurs voies.

Figure 8 : La plus grande amélioration apportée par UFS est l'accès full-duplex à la mémoire

Comment les différents marchés vont adopter ces changements

Tout changement de technologie prend du temps pour parvenir au consommateur final. Par conséquent, l’eMMC va continuer d'être la mémoire de choix pour un large éventail d'applications. Ceci tient au fait que sa performance convient bien aux applications bas et moyen de gamme, et que son interface est gérée par les SoC actuels et d’anciennes générations. Jusqu'à présent, les marchés traditionnels, comme l'automobile, ont fait confiance à l’eMMC, parce qu'il s'agissait d’une technologie connue, répondant bien aux besoins des applications du secteur, tout en étant qualifiée pour l'automobile.

Figure 9 : Chaque marché passera à l’UFS dès que les gains apportés par rapport aux mémoires eMMC seront significatifs

Cependant, il ne faudra pas longtemps avant que les SoC utilisés dans l'automobile optent pour l’UFS en lieu et place de l’eMMC. Les applications de plus en plus exigeantes du secteur automobile vont rapidement avoir besoin des performances qu’offre l’UFS en termes de débit de données et de fonctionnalités améliorées (comme par exemple la prise en charge des applications multi-threads).Dans le même temps, le passage à la mémoire 3D BiCS offrira une capacité élevée, des économies d'énergie et un gain de robustesse et d'endurance, par rapport aux offres mémoire actuelles.

Conclusion

Une chose est sûre : l’eMMC ne va pas disparaître de sitôt. De nombreux marchés où les cycles de remplacement sont longs et où la fiabilité et la sécurité fonctionnelle sont importantes, sont trop dépendants de cette technologie robuste et bien maîtrisée, pour pouvoir évoluer rapidement. Pour certaines applications, l’eMMC fait simplement toujours ce que l’on attend de lui. Cependant, quand les SoC vont passer du support de l’eMMC à celui de l’UFS, le moment viendra d'envisager de changer du même coup d'interface mémoire et de technologie mémoire.

La technologie 3D BiCS, avec sa topologie empilée et ses procédés lithographiques plus grossiers que ceux des technologies Flash de type plan, permet d'accroître considérablement la densité mémoire, tout en augmentant l'endurance, la fiabilité, les performances et le rendement énergétique. Grâce aux possibilités de la nouvelle norme UFS, les développeurs ont accès à une plateforme mémoire rapide, qui répond aux besoins présents et à venir des concepteurs d’embarqué. 


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